英伟达发布Vera CPU架构：88核Olympus设计，1.8倍x86性能

英伟达于2026年7月22日正式披露其全新Vera中央处理器的架构细节，涵盖自主研发的Olympus计算核心的内部结构及整颗芯片的互连方案。

Vera单芯片集成88个Olympus核心，支持176个硬件线程，配备164兆字节统一L3缓存。每个Olympus核心采用宽发射前端设计，内置神经网络驱动的分支预测器，单周期最多可提取16条指令；解码队列深度达48条指令，解码宽度为10路，每周期可处理10条融合指令。

在核心中段，重命名、分配与提交单元均按每周期10条微操作配置，并引入内存重命名、值预测及移动消除等关键技术，有效缓解数据依赖导致的执行停顿。执行引擎全面覆盖整数运算、分支处理、向量计算、浮点运算、加密加速以及专用加载与存储单元。

缓存体系方面，每个核心拥有64千字节四路组相联L1指令缓存与96千字节六路组相联L1数据缓存；L2缓存为2兆字节八路组相联结构。芯片还集成多级硬件预取机制，其中特别设计了一款面向指针密集型数据结构与图计算任务的图预取器，显著提升此类负载的数据访问效率。

Vera采用空间多线程技术，每个Olympus核心支持两个硬件线程。该设计允许核心资源在两线程间进行物理分区，避免传统同步多线程中的资源竞争问题，使一个线程专注执行高性能敏感任务，另一线程则高效承担系统调度与管理类工作。

互连架构基于第二代英伟达可扩展一致性总线，实现核心、缓存、内存控制器与I/O模块的高效协同。核间互连带宽最高达3.4太字节每秒；SOCAMM2 LPDDR5X内存接口带宽为1.2太字节每秒，单颗CPU最高支持1.5太字节内存容量。此外，Vera集成1.8太字节每秒NVLink-C2C直连接口，全面兼容PCIe Gen 6与CXL 3.1协议；双路系统提供总计176条PCIe通道，采用双节点NUMA架构，每个CPU插槽构成独立NUMA域。

根据英伟达内部于2026年7月完成的SPEC CPU 2026基准测试，在特定智能体类工作负载下，Vera性能表现最高可达主流x86平台的1.8倍。该结果尚未接受第三方独立验证。