从8年酷睿进化史看摩尔定律发展之殇

从2014年的Broadwell开始，英特尔酷睿处理器正式迈入14nm工艺时代。在此之后的四年中，酷睿处理器的制程工艺并没有多少实质性的进展，包括2015年的Skylake、2016年的Kaby Lake以及2017年以来集多种微架构于一身的八代酷睿全部都是基于14nm工艺，尽管14nm依据能耗被区分成了14nm、14nm+、14nm++三种，但是它们始终没有脱离14nm这个节点，甚至连即将发布的9000系处理器都很可能仍旧是14nm工艺。

半个世纪以来，被半导体行业奉为圭臬的摩尔定律一直按部就班地指挥着硅晶体管密度的增长频率，从最初的“每年翻番”到“每十八个月翻一番”，戈登·摩尔用他独一无二的前瞻视角谱写着半导体行业的神话。然而，当时间临近21世纪第二个10年的时候，CPU制程工艺的脚步却慢了下来——14nm已经鏖战了四代酷睿处理器，这是否意味着那个曾经的摩尔定律已经不再奏效？

要回答摩尔定律是否失效这个问题，我们不妨先来回顾一下英特尔历代酷睿处理器所用的制程工艺。（本文仅讨论2010年发布至今、大家更为熟悉的酷睿i处理器）

英特尔在2010年推出了基于Westmere微架构的酷睿i系列处理器，其中主流桌面平台的Clarkdale被英特尔自诩为第一代酷睿处理器，主要原因是Clarkdale第一次将GPU图形核心封装在处理器内，尽管CPU和GPU在当时还是两个相互独立的Die，但是不可否认，Clarkdale开创了CPU与GPU融合的先河。与此同时，在CPU部分应用32nm工艺也属首次。

按照英特尔“Tick-Tock”钟摆模型的迭代策略，Westmere微架构当属其中的“Tick”环节，也就是更新处理器的制程工艺。一年后的Sandy Bridge则属于“Tock”环节，也就是在升级制程工艺的基础上更新处理器的微架构。这个在2007年正式提出的“Tick-Tock”钟摆模型按照两年一更新处理器制程工艺的节奏稳步向前推进。

此后的四年中，酷睿处理器相继迎来了22nm工艺的Ivy Bridge、Haswell以及14nm工艺的Broadwell、Skylake，处理器在更先进的制程工艺以及微架构的帮助下不断提升性能，同时功耗也在逐步降低，换言之，也就是CPU的每瓦性能在逐渐提高。

然而，当时间来到2016年，英特尔的“Tick-Tock”钟摆模型似乎遇到了麻烦。本应该在当时采用10nm的Kaby Lake却依然徘徊在14nm节点上，尽管英特尔在14nm之后添上了一个“+”的后缀，并且标榜了通过改进鳍片高度与栅极间距使其获得了更少的驱动电流以及更好的发热控制，但是这依然无法打消人们对摩尔定律前景的担忧。

更严重的后果是，Kaby Lake的推出直接宣告了“Tick-Tock”模型的死亡，两年一更新制程工艺的节奏已经不再适用处理器的迭代频率。为了找到一种更合理的解释方法，英特尔转而拿出了“Process、Architecture、Optimization”，也就是“制程、架构、优化”三步走的制程发展策略。这样一来，Kaby Lake也就有了看上去相当完美的落脚点——优化。

如果说Kaby Lake是“PAO”模型中的优化环节，那么按照这个思路，接下来的Coffee Lake理应进入到新一轮的升级制程环节。但是事与愿违，Coffee Lake依然是14nm，并且在前辈Kaby Lake 14nm+的基础上再次增加了一个“+”，变成14nm++，这让刚刚走马上任的“PAO”模型略显尴尬。

从2007年提出的“Tick-Tock”模型到2016年的“PAO”模型，酷睿处理器并没有严格按照既定的路线升级制程工艺，甚至逐渐偏离了摩尔定律所定义的硅晶体管数量的周期性指数级增长，在探讨是什么阻碍了处理器制程工艺前进的脚步之前，我们有必要先了解什么是摩尔定律。

准确的说，摩尔定律并非是一条严格意义上的物理定律，而是一种在对现有技术观察的基础上所提出的对未来趋势的预测。1965年4月，时任仙童半导体公司工程师的戈登·摩尔在《电子学》杂志中撰文写到：随着每块电路中组件数目增多而单位成本下降，到1975年，单个硅芯片上可能会挤有多达65000个晶体管。换为我们更为熟知的一种说法是，芯片中的晶体管数量每年增加一倍。

另一个重要信息是，摩尔定律并非是一成不变的，而是根据时代环境的不同有所调整。摩尔本人曾经在1975年IEEE国际电子组件大会上提交的一篇论文中对之前的设想进行过修正：在未来十年，随着用来开发技术的机械越来越贵，“每年翻番法则”将减缓到每十八个月翻一番，到1985年，芯片中将具有1600万个晶体管。

从摩尔两次关于硅晶体管复杂度的节奏性增长预测中我们大致可以得出这样一个结论：摩尔定律是一个不断发展变化并逐渐完善的关于每芯片晶体管数量的增长速度的预测。这种预测并非是无期限的，而是仅对未来10年的短暂设想。从这个角度来说，我们用40年前的摩尔定律来丈量现在的处理器制程工艺的升级频率似乎并不妥当。

但是，从近四年尤其是2016年以来的酷睿处理器制程工艺来看，CPU制程放缓确实是不争的事实，延用了四代酷睿处理器的14nm工艺早已显示出前进的乏力，况且仅“+”号后缀就使用了两次。我们不禁要问，究竟是什么阻碍了处理器制程工艺的前进脚步？

“所有出色的指数级增长都会走到尽头。”作为硅谷数字革命先驱的戈登·摩尔不仅预测了硅晶体管的增长趋势，同时也预见到了硅晶体管并不会无休止的增长下去，而是会遇到根本性的障碍。

我们知道，在化学变化中原子是最小的粒子，作为通过化学方法印刷的晶体管同样无法越过原子的限制，也就是说，不可能用化学方法把一个功能印刷得比原子还小，这是制约硅晶体管增长的最根本原因。

另一方面，越来越严苛的制造工艺导致研发费用日益增长，每开发一代更先进的制程都会花费巨额的资金。根据英特尔此前公布的数据来看，建造并装配一家顶尖晶圆厂所需的投资将超过100亿美元。100亿美元是什么概念呢？大约是目前1/3个AMD的总市值。

随着半导体制造技术以及研发资金的门槛越来越高，拥有晶圆生产能力的企业正在逐渐减少。从2002-2003年的25家到2014-2016年的4家，在过去15年里已经有21家晶圆生产企业淘汰出局。就在上月底，GlobalFoundries（GF）宣布搁置7nm及以下工艺的研发工作，将资源整合到技术更成熟的12nm/14nm工艺上，究其原因与新工艺所需的巨额研发资金不无关系。

更先进的半导体制程工艺究竟路在何方？以目前的技术来看，采用更先进的光刻技术以及寻求更先进的材料都是正在进行或处在研发中的方向，其中，更先进的光刻技术将是未来几年内可以预见的解决方案之一。

光刻是处理器生产过程中的核心环节，它往往决定着芯片上晶体管的大小，而光刻机则是进行光刻处理的唯一工具，其重要性不言而喻。目前的光刻工艺多采用193nm波长的DUV深紫外光光刻机，而想要更先进的制程则需要借助拥有更短波长的EUV极紫外光光刻机，这是因为更短的波长可以让光刻机拥有更高的分辨率，进而可以在晶圆上印制更小的晶体管。

拥有生产EUV光刻机的企业屈指可数，准确的说，全球仅有荷兰的ASML一家公司具有生产EUV光刻机的能力。此前，英特尔、台积电、三星都已经采购ASML的EUV光刻机用于7nm及以下工艺的研发，相信在不久的未来我们会看到采用EUV光刻技术研制的处理器。

至于寻求更先进的材料，目前也只是停留在实验室阶段，比如在2016年美国劳伦斯伯克利国家实验室就用碳纳米管和二硫化钼两种新材料成功实现了1nm的晶体管，这对推进半导体制程工艺具有深远意义，但是距离大规模量产还有很长一段路要走。